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Fix can't locate scope error in interface task delayed assignment (#5462) (#5568)

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Zhou Shen 2024-11-02 21:42:57 +08:00 committed by GitHub
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src/V3Fork.cpp
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@ -644,8 +644,7 @@ class ForkVisitor final : public VNVisitor {
if (m_forkDepth && !nodep->varp()->isFuncLocal() && nodep->varp()->isClassMember()) return;
if (m_forkDepth && (m_forkLocalsp.count(nodep->varp()) == 0)
&& nodep->varp()->varType() != VVarType::PORT // Basically static, so it's safe
&& !nodep->varp()->lifetime().isStatic()) {
&& !nodep->varp()->lifetime().isStatic()) { // Basically static, so it's safe
if (nodep->access().isWriteOrRW()
&& (!nodep->isClassHandleValue() || nodep->user2())) {
nodep->v3warn(

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src/V3LinkParse.cpp
View File

@ -299,6 +299,8 @@ class LinkParseVisitor final : public VNVisitor {
if (nodep->lifetime().isNone()) nodep->lifetime(m_lifetime);
} else if (m_ftaskp) {
nodep->lifetime(VLifetime::AUTOMATIC);
} else if (nodep->lifetime().isNone()) { // lifetime shouldn't be unknown, set static if none
nodep->lifetime(VLifetime::STATIC);
}
if (nodep->isGParam() && !nodep->isAnsi()) { // shadow some parameters into localparams

2
test_regress/t/t_json_only_debugcheck.out
View File

@ -2,7 +2,7 @@
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14
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View File

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],"filesp": [],
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4
test_regress/t/t_var_static_assign_decl_bad.out
View File

@ -63,4 +63,8 @@
: is dependent on function/task I/O variable
49 | logic tmp = in;
| ^~
%Error-UNSUPPORTED: t/t_var_static_assign_decl_bad.v:72:17: Static variable initializer
: is dependent on function/task I/O variable
72 | logic tmp = in;
| ^~
%Error: Exiting due to

16
test_regress/t/t_varref_scope_in_interface.py Executable file
View File

@ -0,0 +1,16 @@
#!/usr/bin/env python3
# DESCRIPTION: Verilator: Verilog Test driver/expect definition
#
# Copyright 2024 by Wilson Snyder. This program is free software; you
# can redistribute it and/or modify it under the terms of either the GNU
# Lesser General Public License Version 3 or the Perl Artistic License
# Version 2.0.
# SPDX-License-Identifier: LGPL-3.0-only OR Artistic-2.0
import vltest_bootstrap
test.scenarios('vlt')
test.lint(verilator_flags2=["--lint-only", "--timing"])
test.passes()

22
test_regress/t/t_varref_scope_in_interface.v Executable file
View File

@ -0,0 +1,22 @@
// DESCRIPTION: Verilator: Verilog Test module
//
// This file ONLY is placed under the Creative Commons Public Domain, for
// any use, without warranty, 2022 by Wilson Snyder.
// SPDX-License-Identifier: CC0-1.0
interface iface #(parameter DWIDTH = 32)();
localparam TOTAL_PACKED_WIDTH = DWIDTH + 1;
modport Tx(output sop, data, import unpack);
logic sop;
logic [DWIDTH - 1:0] data = '0;
task static unpack(input logic [TOTAL_PACKED_WIDTH-1:0] packed_in, input logic sop_i);
logic sop_nc;
{data, sop_nc} <= packed_in;
sop <= sop_i;
endtask
endinterface
module t;
iface ifc();
endmodule