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<!-- DESCRIPTION: Verilator output: XML representation of netlist -->
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    <file id="f" filename="t/t_xml_tag.v" language="1800-2017"/>
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  <netlist>
    <module fl="f6" name="m">
      <var fl="f8" name="clk_ip" tag="clk_ip" dtype_id="1"/>
      <var fl="f9" name="rst_ip" dtype_id="1"/>
      <var fl="f10" name="foo_op" tag="foo_op" dtype_id="1"/>
      <typedef fl="f14" name="my_struct" tag="my_struct" dtype_id="2"/>
      <var fl="f23" name="this_struct" tag="this_struct" dtype_id="3"/>
    </module>
    <typetable fl="a0">
      <basicdtype  fl="f23" id="4" name="logic" left="31" right="0"/>
      <basicdtype  fl="f8" id="1" name="logic"/>
      <structdtype fl="f14" id="2" name="m.my_struct">
        <memberdtype fl="f15" id="5" name="clk" tag="this is clk" sub_dtype_id="6"/>
        <memberdtype fl="f16" id="7" name="k" sub_dtype_id="8"/>
        <memberdtype fl="f17" id="9" name="enable" tag="enable" sub_dtype_id="10"/>
        <memberdtype fl="f18" id="11" name="data" tag="data" sub_dtype_id="12"/>
      </structdtype>
      <basicdtype  fl="f15" id="6" name="logic"/>
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      <basicdtype  fl="f18" id="12" name="logic"/>
      <unpackarraydtype fl="f23" id="3" sub_dtype_id="2">
        <range fl="f23">
          <const fl="f23" name="32'h1" dtype_id="4"/>
          <const fl="f23" name="32'h0" dtype_id="4"/>
        </range>
      </unpackarraydtype>
      <refdtype fl="f23" id="13" name="my_struct" sub_dtype_id="2"/>
    </typetable>
  </netlist>
</verilator_xml>
